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文檔簡介

數(shù)字集成電路的設(shè)計(jì)流程,設(shè)計(jì)輸入：以電路圖或HDL語言的形式形成電路文件；輸入的文件經(jīng)過編譯后，可以形成對(duì)電路邏輯模型的標(biāo)準(zhǔn)描述； 邏輯仿真（功能仿真）：對(duì)如上形成的邏輯描述加入輸入測(cè)試信號(hào)，檢查輸出信號(hào)是否滿足設(shè)計(jì)要求；在此沒有考慮任何時(shí)間關(guān)系，只是檢測(cè)邏輯是否有錯(cuò)；,數(shù)字集成電路的設(shè)計(jì)流程,系統(tǒng)分割（設(shè)計(jì)綜合）：采用特定的設(shè)計(jì)方法分解實(shí)現(xiàn)電路模型，得到電路實(shí)際采用的邏輯單元及其相互連接形式；在GA設(shè)計(jì)時(shí)，電路會(huì)分割為2-3輸入的邏輯單元，在FPGA設(shè)計(jì)中，分割為4輸入邏輯單元,而采用CPLD設(shè)計(jì)時(shí)，則分割為更大的邏輯單元。,數(shù)字集成電路的設(shè)計(jì)流程,前仿真：采用綜合出的電路結(jié)構(gòu)，對(duì)每個(gè)邏輯單元添加上對(duì)應(yīng)的時(shí)間延遲信息；在此基礎(chǔ)上進(jìn)行仿真，檢測(cè)電路是否存在邏輯或時(shí)序錯(cuò)誤； 電路的布局，定位與布線：對(duì)于通過前仿真的電路系統(tǒng)，從全局到局部，進(jìn)行每個(gè)單元的定位以及相關(guān)的連線安排；,數(shù)字集成電路的設(shè)計(jì)流程,電路參數(shù)提?。焊鶕?jù)連線的具體長度和負(fù)載程度，提取每一根連線的電阻/電容參數(shù)，得到相應(yīng)的時(shí)間延遲信息； 后仿真：將提取的連線參數(shù)代入到電路中，在此基礎(chǔ)上進(jìn)行仿真，檢測(cè)電路是否存在邏輯或時(shí)序錯(cuò)誤；,數(shù)字集成電路的設(shè)計(jì)流程,CAD階段(20世紀(jì)60- 80年代初期) 利用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代手工操作。出現(xiàn)大量的軟件工具產(chǎn)品。 由于各公司獨(dú)立開發(fā)，設(shè)計(jì)各階段的軟件彼此獨(dú)立，不能進(jìn)行系統(tǒng)

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