技術(shù)與程序設(shè)計(jì)基礎(chǔ)教程習(xí)題答案.doc

EDA技術(shù)與VHDL程序設(shè)計(jì)基礎(chǔ)教程習(xí)題答案第1章 EDA習(xí)題答案1.8.1填空1.EDA的英文全稱是Electronic Design Automation2.EDA技術(shù)經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)CAD階段、計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段、現(xiàn)代電子系統(tǒng)設(shè)計(jì)自動(dòng)化EDA階段三個(gè)發(fā)展階段3. EDA技術(shù)的應(yīng)用可概括為PCB設(shè)計(jì)、ASIC設(shè)計(jì)、CPLD/FPGA設(shè)計(jì)三個(gè)方向4.目前比較流行的主流廠家的EDA軟件有Quartus II、ISE、ModelSim、ispLEVER5.常用的設(shè)計(jì)輸入方式有原理圖輸入、文本輸入、狀態(tài)機(jī)輸入6.常用的硬件描述語(yǔ)言有 VHDL、Verilog 7.邏輯綜合后生成的網(wǎng)表文件為 EDIF 8.布局布線主要完成 將綜合器生成的網(wǎng)表文件轉(zhuǎn)換成所需的下載文件 9.時(shí)序仿真較功能仿真多考慮了器件的物理模型參數(shù) 10.常用的第三方EDA工具軟件有Synplify/Synplify Pro、Leonardo Spectrum1.8.2選擇1.EDA技術(shù)發(fā)展歷程的正確描述為（A）A CAD-CAE-EDAB EDA-CAD-CAEC EDA-CAE-CADD CAE-CAD-EDA2.Altera的第四代EDA集成開(kāi)發(fā)環(huán)境為（C）A ModelsimB MUX+Plus IIC Quartus IID ISE3.下列EDA工具中，支持狀態(tài)圖輸入方式的是（B）A Quartus IIB ISEC ispDesignEXPERTD Syplify Pro4.下列幾種仿真中考慮了物理模型參數(shù)的仿真是（A）A 時(shí)序仿真B 功能仿真C 行為仿真D 邏輯仿真5.下列描述EDA工程設(shè)計(jì)流程正確的是（C）A輸入-綜合-布線-下載-仿真B布線-仿真-下載-輸入-綜合C輸入-綜合-布線-仿真-下載D輸入-仿真-綜合-布線-下載6.下列編程語(yǔ)言中不屬于硬件描述語(yǔ)言的是（D）A VHDLB VerilogC ABELD PHP1.8.3問(wèn)答1.結(jié)合本章學(xué)習(xí)的知識(shí)，簡(jiǎn)述什么是EDA技術(shù)？談?wù)勛约簩?duì)EDA技術(shù)的認(rèn)識(shí)？答：EDA（Electronic Design Automation）工程是現(xiàn)代電子信息工程領(lǐng)域中一門(mén)發(fā)展迅速的新技術(shù)。2.簡(jiǎn)要介紹EDA技術(shù)的發(fā)展歷程？答：現(xiàn)代EDA技術(shù)是20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)、輔助制造和輔助測(cè)試等工程概念發(fā)展而來(lái)的。它的成熟主要經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（CAD，Computer Aided Design）、計(jì)算機(jī)輔助工程設(shè)計(jì)（CAED，Computer Aided Engineering Design）和電子設(shè)計(jì)自動(dòng)化（EDA，Electronic System Design Automation）三個(gè)階段。3.什么是SOC？什么是SOPC？答：SOC （ System on Chip，片上系統(tǒng)）SOPC（System on a Programmable Chip，片上可編程系統(tǒng))4.對(duì)目標(biāo)器件為CPLD/FPGA的VHDL設(shè)計(jì)，主要有幾個(gè)步驟？每步的作用和結(jié)果分別是什么？答：一個(gè)完整的EDA工程通常要涉及到系統(tǒng)建模、邏輯綜合、故障測(cè)試、功能仿真、時(shí)序分析、形式驗(yàn)證等內(nèi)容。而對(duì)于設(shè)計(jì)工程師而言，系統(tǒng)建模中的器件模型有生產(chǎn)廠商給出，工程師只需要完成系統(tǒng)設(shè)計(jì)、邏輯綜合、布局布線、仿真驗(yàn)證和下載測(cè)試幾個(gè)步驟。5.簡(jiǎn)述ASIC設(shè)計(jì)和CPLD/FPGA設(shè)計(jì)的區(qū)別？答：專(zhuān)用集成電路(ASIC)采用硬接線的固定模式，而現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)則采用可配置芯片的方法，二者差別迥異?？删幊唐骷悄壳暗男律α?，混合技術(shù)也將在未來(lái)發(fā)揮作用。6.闡述行為仿真、功能仿真和時(shí)序仿真的區(qū)別？答：行為仿真只考慮邏輯功能。功能仿真僅僅完成了對(duì)VHDL所描述電路的邏輯功能進(jìn)行測(cè)試模擬，以觀察其實(shí)現(xiàn)的功能是否滿足設(shè)計(jì)需求，因而仿真過(guò)程并不涉及任何具體器件的硬件特性。時(shí)序仿真則是比較接近真實(shí)器件運(yùn)行的仿真，在仿真過(guò)程中已經(jīng)對(duì)器件的物理模型參數(shù)做了恰當(dāng)?shù)目紤]，所以仿真精度要高得多。7.詳細(xì)描述EDA設(shè)計(jì)的整個(gè)流程？答：系統(tǒng)規(guī)格制定（Define Specification） 設(shè)計(jì)描述（Design Description） 功能驗(yàn)證（Function Verification） 邏輯電路合成（Logic synthesis） 邏輯門(mén)層次的電路功能驗(yàn)證（Gate-Level Netlist Verification） 配置與繞線（Place and Routing） 繞線后的電路功能驗(yàn)證（Post Layout Verification）8.為什么要進(jìn)行硬件電路的后仿真驗(yàn)證和測(cè)試？答：后仿真考慮了實(shí)際器件的模型參數(shù)，能夠更好的模擬實(shí)際電路工作狀態(tài)。測(cè)試是檢驗(yàn)設(shè)計(jì)合格的最直接的方式。第2章 EDA習(xí)題答案2.8.1填空1.可編程邏輯器件的英文全稱是 Programmable Logic Device 2.可編程邏輯器件技術(shù)經(jīng)歷了 PROM 、 PLA 、 PAL 三個(gè)發(fā)展階段3. CPLD的基本結(jié)構(gòu)包括 可編程邏輯陣列塊 、 輸入/輸出塊 、 互聯(lián)資源 三個(gè)部分4.目前市場(chǎng)份額較大的生產(chǎn)可編程邏輯器件的公司有 Altera 、 Xillinx 、Lattice5.根據(jù)器件應(yīng)用技術(shù)FPGA可分為基于SRAM編程的FPGA、基于反熔絲編程的FPGA6. 快速通道/互聯(lián)通道包括行互連、列互聯(lián)、 邏輯陣列塊 、 邏輯單元 7.常用的的FPGA配置方式為 主動(dòng)串行 、 主動(dòng)并行 、 菊花鏈 8.實(shí)際項(xiàng)目中，實(shí)現(xiàn)FPGA的配置常常需要附加一片 EPROM 9.球狀封裝的英文縮寫(xiě)為 BGA 10.CPLD/FPGA選型時(shí)主要考慮的因素有器件邏輯資源、芯片速度、功耗、 封裝 2.8.2選擇1. 在下列可編程邏輯器件中，不屬于高密度可編程邏輯器件的是（D）A EPLD B CPLDC FPGAD PAL2. 在下列可編程邏輯器件中，屬于易失性器件的是（D）A EPLDB CPLDC FPGAD PAL3.下列邏輯部件中不屬于Altera公司CPLD的是（A）A通用邏輯塊（GLB）B可編程連線陣列（PIA）C輸入輸出控制（I/O）D邏輯陣列塊（LAB）4.下列邏輯部件中不屬于Lattice公司CPLD的是（D）A通用邏輯塊（GLB）B全局布線區(qū)（GRP）C輸出布線區(qū)（ORP）D邏輯陣列塊（LAB）5.下列FPGA中不屬于Xilinx公司產(chǎn)品的是（D）A XC4000B VirtexC SpartanD Cyclong6. 下列FPGA中不屬于Alter公司產(chǎn)品的是（B）A FLEX 10KB VirtexC StratixD Cyclone7.下列配置方式不屬于FPGA配置模式的是（D）A主動(dòng)串行配置模式B被動(dòng)串行配置模式C主動(dòng)并行配置模式D被動(dòng)從屬配置模式8.下列因素中通常不屬于CPLD/FPGA選型條件的是（D）A 邏輯資源B 功耗和封裝C 價(jià)格和速度D 產(chǎn)地2.8.3問(wèn)答1.結(jié)合本章學(xué)習(xí)的知識(shí)，簡(jiǎn)述CPLD的基本結(jié)構(gòu)？答：雖然CPLD種類(lèi)繁多、特點(diǎn)各異，共同之處總結(jié)起來(lái)可以概括為三個(gè)部分： 可編程邏輯陣列塊； 輸入/輸出塊； 互聯(lián)資源；其中，可編程邏輯陣列塊類(lèi)似于一個(gè)低密度的PAL/GAL，包括乘積項(xiàng)的與陣列、乘積項(xiàng)分配和邏輯宏單元等。乘積項(xiàng)與陣列定義了每個(gè)宏單元乘積項(xiàng)的數(shù)量和每個(gè)邏輯塊乘積項(xiàng)的最大容量，能有效的實(shí)現(xiàn)各種邏輯功能。2.結(jié)合本章學(xué)習(xí)的知識(shí)，簡(jiǎn)述FPGA的基本結(jié)構(gòu)？答：基于SRAM編程的FPGA以Xilinx的邏輯單元陣列（LCA，Logic Cell Array）為例，基本結(jié)構(gòu)如圖2-20所示。圖2-20 FPGA的基本機(jī)構(gòu)反熔絲技術(shù)FPGA器件的邏輯結(jié)構(gòu)采用基于多路選擇器的基本邏輯單元，配置數(shù)據(jù)放在反熔絲開(kāi)關(guān)矩陣中，通過(guò)編程使部分反熔絲介質(zhì)擊穿，導(dǎo)通開(kāi)關(guān)從而實(shí)現(xiàn)器件的編程。如圖2-21所示圖2-21 反熔絲技術(shù)的FPGA結(jié)構(gòu)3.基于SRAM編程的FPGA有哪些特征？?jī)?yōu)缺點(diǎn)？答：FPGA器件的優(yōu)點(diǎn)： 可以反復(fù)編程，對(duì)于一般規(guī)模的器件，上電幾十毫秒就可以完成配置數(shù)據(jù)的加載； 開(kāi)發(fā)設(shè)計(jì)不需要專(zhuān)門(mén)的編程器； 與CMOS工藝的存儲(chǔ)器兼容，價(jià)格較低；FPGA器件的缺點(diǎn)： 由于器件掉電后SRAM容易丟失配置數(shù)據(jù)，因而常常在FPGA外部添加一個(gè)制度春初期PROM或EPROM來(lái)保存這些配置數(shù)據(jù)，從而給配置數(shù)據(jù)的保密帶來(lái)了困難； 器件內(nèi)部可編程連線和邏輯定義通過(guò)大量的傳輸門(mén)開(kāi)關(guān)實(shí)現(xiàn)，從而導(dǎo)致電阻變大，傳遞信號(hào)的速度收到影響，限制工作頻率；4.簡(jiǎn)述MAX7000器件的結(jié)構(gòu)及特點(diǎn)？答：5.簡(jiǎn)述ispLSI2000器件的結(jié)構(gòu)及特點(diǎn)？答：6.簡(jiǎn)述FLEX10K器件的結(jié)構(gòu)及特點(diǎn)？答：7.簡(jiǎn)述XC4000器件的結(jié)構(gòu)及特點(diǎn)？答：8.闡述FPGA配置幾種方式？答： 主動(dòng)串行配置模式（AS）； 被動(dòng)串行配置模式（PS）； 主動(dòng)并行配置模式（AP）； 被動(dòng)并行同步配置模式（PPS）； 被動(dòng)并行異步配置模式（PPA）； 被動(dòng)串行異步配置模式（PSA）； 菊花鏈配置模式； JTAG配置模式；9.如何選用CPLD和FPGA？答：CPLD/FPGA的選擇主要根據(jù)項(xiàng)目本身的需要，對(duì)于規(guī)模不大且產(chǎn)量不高的應(yīng)用，通常使用CPLD比較好。對(duì)與大規(guī)模的邏輯設(shè)計(jì)、AIC設(shè)計(jì)或單片系統(tǒng)的設(shè)計(jì)，則多采用FPGA。從邏輯規(guī)模上講FPGA覆蓋了邏輯門(mén)書(shū)50002000000門(mén)的大中規(guī)模。目前，F(xiàn)PGA的主要應(yīng)用有三個(gè)方面： 直接使用與電路系統(tǒng)； 硬拷貝； 邏輯驗(yàn)證；由上可知，F(xiàn)PGA和CPLD的選擇需要根據(jù)具體系統(tǒng)的性能、成本、安全等需求進(jìn)行折中，制定一個(gè)性價(jià)比高的方案具有非常重要的意義。10.MAX7000S器件的I/O控制塊共有幾種工作方式？答：I/O控制塊允許每個(gè)I/O引腳單獨(dú)地配置成輸入/輸出和雙向工作方式。11.宏單元的觸發(fā)器有幾種時(shí)鐘控制方式？答：觸發(fā)器完成D型、JK型或T型等邏輯功能。12.簡(jiǎn)述EAB的工作原理？嵌入式陣列塊是一種在輸入/輸出端口帶有觸發(fā)器的RAM電路。它由可編程設(shè)置的RAM、輸入/輸出D觸發(fā)器、局部互聯(lián)通道、控制邏輯電路和輸出電路組成。EAB可以用來(lái)實(shí)現(xiàn)不同的存儲(chǔ)功能和復(fù)雜的邏輯功能。第3章 EDA習(xí)題答案3.7.1填空1.HDL主要有 ABEL-HDL 、 AHDL 、 VHDL 、 Verilog 四種。2.VHDL的IEEE標(biāo)準(zhǔn)為IEEE STD 1076-1993。3.VHDL實(shí)體由實(shí)體說(shuō)明語(yǔ)句（ENTITY）、類(lèi)屬說(shuō)明語(yǔ)句（GENERIC）、端口說(shuō)明語(yǔ)句（PORT）、結(jié)束語(yǔ)句（END）組成。4.VHDL結(jié)構(gòu)體由結(jié)構(gòu)體說(shuō)明語(yǔ)句、功能描述語(yǔ)句組成。5.VHDL標(biāo)識(shí)符有 短標(biāo)識(shí)符、 擴(kuò)展標(biāo)識(shí)符兩種。6.VHDL中的對(duì)象是指 常量 、 變量 、 信號(hào) 、 文件 。7.VHDL中數(shù)據(jù)類(lèi)型轉(zhuǎn)換可以采用類(lèi)型標(biāo)記法、函數(shù)轉(zhuǎn)換法、常數(shù)轉(zhuǎn)換法。8.VHDL定義的基本數(shù)據(jù)類(lèi)型包括整數(shù)、實(shí)數(shù)、位、位矢量、布爾、字符、字符串、自然數(shù)、時(shí)間、錯(cuò)誤類(lèi)型十種。9.VHDL有邏輯運(yùn)算符、關(guān)系運(yùn)算符、算術(shù)運(yùn)算符、并置運(yùn)算四類(lèi)操作符。10.VHDL有 行為級(jí) 、 門(mén)級(jí) 、 數(shù)據(jù)流 、 混合型 四種描述風(fēng)格。11.VHDL的順序語(yǔ)句只能出現(xiàn)在進(jìn)程（PROCESS）、過(guò)程（PROCEDURE）和函數(shù)（FUNCTION）中，是按照書(shū)寫(xiě)順序自上而下，一條一條執(zhí)行。12.VHDL的進(jìn)程（process）語(yǔ)句是由順序語(yǔ)句組成的，但其本身卻是并行執(zhí)行的。3.7.2選擇1、一個(gè)實(shí)體可以擁有一個(gè)或多個(gè)（C、D）A.設(shè)計(jì)實(shí)體 B. 結(jié)構(gòu)體 C.輸入 D. 輸出 2、在VHDL中用（D）來(lái)把特定的結(jié)構(gòu)體關(guān)聯(lián)到一個(gè)確定的實(shí)體。A. 輸入 B. 輸出 C. 綜合 D. 配置3、在下列標(biāo)識(shí)符中，（C）是VHDL合法的標(biāo)識(shí)符A. 4h_add B. h_adde_ C. h_adder D._h_adde4、在下列標(biāo)識(shí)符中，（D）是VHDL錯(cuò)誤的標(biāo)識(shí)符A. 4h_add B. h_adde4 C. h_adder_4 D._h_adde5、在VHDL中為目標(biāo)變量賦值符號(hào)為（C）A. B. C. ：= D. =： 6、在VHDL語(yǔ)言中，用語(yǔ)句（B）表示檢測(cè)到時(shí)鐘clk的上升沿A. clkevent B. clkevent and clk = 1C. clk = 0 D. clkevent and clk = 07、在VHDL的并行語(yǔ)句之間中，只能用（C）來(lái)傳送信息A. 變量 B. 變量和信號(hào) C. 信號(hào) D. 常量 8、VHDL塊語(yǔ)句是并行語(yǔ)句結(jié)構(gòu)，它的內(nèi)部是由（A）語(yǔ)句構(gòu)成的A. 并行和順序 B. 順序 C. 并行 D. 任何9、若S1為”1010”, S2為”0101”，下面程序執(zhí)行后，outValue輸出結(jié)果為（D）。library ieee;use ieee.std_logic_1164.all;entity ex is port(S1: in std_logic_vector(3 downto 0); S2: in std_logic_vector(0 to 3); outValue: out std_logic_vector(3 downto 0);End ex;architecture rtl of ex isbegin outValue(3 downto 0) = (S1(2 downto 0) and not S2(1 to 3) & (S1(3) xor S2(0) ;end rtl;A、 “0101” B、 “0100” C、“0001” D、“0000” 10、假設(shè)輸入信號(hào)a=“6”，b=“E”，則以下程序執(zhí)行后，c的值為（B）。 entity logic is port( a，b : in std_logic_vector(3 downto 0); c : out std_logic_vector(7 downto 0); end logic; architecture a of logic is begin c(0) = not a(0); c(2 downto 1) = a(2 downto 1) and b(2 downto 1); c(3) = 1 xor b(3) ; c(7 downto 4) = 1111 when (a (2)= b(2) else 0000; end a;A “F8” B“FF” C“F7” D“0F”11.下圖中，正確表示INOUT結(jié)構(gòu)的是（C）12進(jìn)入進(jìn)程，即激活進(jìn)程，需要激勵(lì)（C）A進(jìn)程外的變量 B進(jìn)程內(nèi)的變量 C 進(jìn)程的敏感信號(hào) D進(jìn)程外的信號(hào)第4章 EDA習(xí)題答案4.6.1填空1.通過(guò)QuartusII軟件利用VHDL完成一個(gè)設(shè)計(jì)需要經(jīng)過(guò)設(shè)計(jì)的輸入、綜合、適配、仿真測(cè)試和編程下載五個(gè)步驟。2.Quartus II軟件提供的Viewer工具有RTL Viewer、Technology Map Viewer、State Machine Viewer三種。3.嵌入式邏輯分析儀將測(cè)得的樣本信號(hào)暫存于目標(biāo)器件中的嵌入式RAM中，然后通過(guò)器件的JTAG端口將采樣的信息傳出，送入計(jì)算機(jī)進(jìn)行顯示和分析。4. LPM功能模塊內(nèi)容豐富，每一模塊的功能、參數(shù)含義、使用方法、硬件描述語(yǔ)言模塊參數(shù)設(shè)置和調(diào)用方法都可以在Quartus II的幫助文檔中查到。5.LPM_ROM宏模塊支持的初始化數(shù)據(jù)文件有 mif 和 hex 兩種。4.6.2選擇1.下列VHDL輸入方法中，QuartusII不支持的是（C）A HDL文本輸入方式B原理圖輸入方式C狀態(tài)圖輸入方式D混合輸入方式2.下列操作步驟中，不屬于SignalTapII的為（C）A調(diào)入待測(cè)信號(hào)B設(shè)置SignalTap II的參數(shù)C編譯下載D輸入SignalTap II的采樣數(shù)值3.下列模塊中不輸入LPM宏單元的是（D）A LPM_ROMB LPM_RAMC LPM_FIFOD FIR4. 下列操作步驟中，不屬于時(shí)序仿真的為（C）A設(shè)置仿真時(shí)間區(qū)域B導(dǎo)入欲觀察的信號(hào)節(jié)點(diǎn)C編輯激勵(lì)信號(hào)D設(shè)置SignalTap II的參數(shù)第5章 EDA習(xí)題答案5.5.1填空1.所謂組合邏輯電路是指：在任何時(shí)刻，邏輯電路的輸出狀態(tài)只取決于電路各輸入信號(hào)的組合，而與電路的原有狀態(tài)無(wú)關(guān)。2.在分析門(mén)級(jí)組合電路時(shí)，一般需要先從 卡諾圖 寫(xiě)出邏輯函數(shù)式。3.在設(shè)計(jì)門(mén)級(jí)組合電路時(shí)，一般需要根據(jù)設(shè)計(jì)要求列出 布爾表達(dá)式 ，再寫(xiě)出邏輯函數(shù)式。4.基本譯碼電路除了完成譯碼功能外，還能實(shí)現(xiàn) 邏輯 和 組合 功能。5.利用串行輸入、并行輸出的移位寄存器可以方便的實(shí)現(xiàn) 串并變換 。6.寄存器按照功能不同可分為兩類(lèi) 只讀 寄存器和 隨機(jī) 寄存器。7.數(shù)字電路按照是否有記憶功能通?？煞譃閮深?lèi) 組合電路 、 時(shí)序電路 。8.由四位移位寄存器構(gòu)成的順序脈沖發(fā)生器可產(chǎn)生 16 個(gè)順序脈沖。9. 觸發(fā)器 是組成寄存器和移位寄存器的基本單元電器，而一個(gè)觸發(fā)器可存放 1 位二進(jìn)制代碼，一個(gè)n位的數(shù)碼寄存器和移位寄存器需由 n個(gè)觸發(fā)器組成。10.常見(jiàn)的觸發(fā)器有 JK觸發(fā)器 、 T觸發(fā)器 、 D觸發(fā)器 和 RS觸發(fā)器 。5.5.2選擇1、同步計(jì)數(shù)器和異步計(jì)數(shù)器比較，同步計(jì)數(shù)器的顯著優(yōu)點(diǎn)是（A）A.工作速度高 B.觸發(fā)器利用率高 C.電路簡(jiǎn)單 D.不受時(shí)鐘CP控制。2、下列邏輯電路中為時(shí)序邏輯電路的是（C）A.變量譯碼器 B.加法器 C.數(shù)碼寄存器 D.數(shù)據(jù)選擇器3、N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長(zhǎng)度（進(jìn)制數(shù)）為（D）的計(jì)數(shù)器。A.N B.2N C.N2 D.2N4、N個(gè)觸發(fā)器可以構(gòu)成能寄存（B）位二進(jìn)制數(shù)碼的寄存器。A.N-1 B.N C.N+1 D.2N5.T觸發(fā)器特性方程( C )。A B C D 6.優(yōu)先編碼器的編碼（A ）。A 是唯一的 B 不是唯一的C 有時(shí)唯一，有時(shí)不唯一 D A、B、C都不對(duì)7.兩個(gè)開(kāi)關(guān)控制一盞燈，只有兩個(gè)開(kāi)關(guān)都閉合時(shí)燈才不亮，則該電路的邏輯關(guān)系是(A)。A與非 B或非 C同或 D異或8.已知F=ABC+CD，選出下列可以肯定使F=0的取值（D）A ABC=011 B BC=11 C CD=10 D BCD=1119.2004個(gè)1連續(xù)異或的結(jié)果是（A）。A 0 B 1 C 不唯一 D 邏輯概念錯(cuò)誤10.用不同數(shù)制的數(shù)字來(lái)表示2004，位數(shù)最少的是（D）。A 二進(jìn)制 B 八進(jìn)制 C 十進(jìn)制 D 十六進(jìn)制第6章 EDA習(xí)題答案6.4.1填空1.VHDL語(yǔ)句可以分為 并 行和 串 行兩類(lèi)。2.VHDL用于仿真驗(yàn)證的高級(jí)并行語(yǔ)句主要有塊語(yǔ)句、生成語(yǔ)句、報(bào)告語(yǔ)句、 并行斷言語(yǔ)句和 過(guò)程調(diào)用語(yǔ)句 。3. VHDL用于仿真驗(yàn)證的高級(jí)順序語(yǔ)句主要有延時(shí)語(yǔ)句（WAIT）、退出語(yǔ)句（EXIT）、返回語(yǔ)句（RETURN）、繼續(xù)語(yǔ)句（NEXT）和空語(yǔ)句（NULL）。4.塊語(yǔ)句（BLOCK）實(shí)現(xiàn)的是從 結(jié)構(gòu)體形式 上的劃分，并非 功能 上的劃分。5.生成語(yǔ)句（GENERATE）由 說(shuō)明語(yǔ)句 、 生成方式 、 并行語(yǔ)句 和 BEGIN-END 四部分組成。6. REPORT語(yǔ)句是 報(bào)告相關(guān)信息 的語(yǔ)句，類(lèi)似于C語(yǔ)言中的printf語(yǔ)句。7. VHDL中的斷言語(yǔ)句主要用于程序調(diào)試、時(shí)序仿真的人機(jī)對(duì)話，屬于不可綜合語(yǔ)句，綜合中被忽略而不會(huì)生成邏輯電路，只用于檢測(cè)某些電路模型是否正常工作等。8.過(guò)程調(diào)用語(yǔ)句屬于VHDL 子程序 的一種類(lèi)型。 子程序 是一個(gè)VHDL程序模塊，利用順序語(yǔ)句來(lái)定義和完成算法，應(yīng)用它能更有效地完成重復(fù)性的設(shè)計(jì)工作。9. 在進(jìn)程中，當(dāng)程序執(zhí)行到WAIT語(yǔ)句時(shí)，運(yùn)行程序?qū)⒈?掛起 ，直到滿足此語(yǔ)句設(shè)置的 條件后，才重新開(kāi)始執(zhí)行進(jìn)程或過(guò)程中的程序。10. NEXT語(yǔ)句主要用于在 LOOP 語(yǔ)句執(zhí)行中進(jìn)行有條件的或無(wú)條件的 轉(zhuǎn)向 控制。6.4.2選擇1、除了塊語(yǔ)句（BLOCK）之外，下列語(yǔ)句同樣也可以將結(jié)構(gòu)體的并行描述分成多個(gè)層次的是（A）A.元件例化語(yǔ)句（COMPONENT） B.生成語(yǔ)句（GENERATE） C.報(bào)告語(yǔ)句（REPORT） D.空操作語(yǔ)句（NULL）2、以下不是生成語(yǔ)句（GENERATE）組成部分的為（D）A.生成方式 B.說(shuō)明部分 C.并行語(yǔ)句 D.報(bào)告語(yǔ)句（REPORT）3、斷言語(yǔ)句對(duì)錯(cuò)誤的判斷級(jí)別最高的是（D）。A. Note（通報(bào)） B. Warning（警告） C. Error（錯(cuò)誤） D. Failure（失?。?、下列選項(xiàng)中不屬于過(guò)程調(diào)用語(yǔ)句（PROCEDURE）參量表中可定義的流向模式的為（D） A.IN B.INOUT C.OUT D.LINE5、下列選項(xiàng)中不屬于等待語(yǔ)句（WAIT）書(shū)寫(xiě)方式的為( C )。A WAIT B WAIT ON 信號(hào)表C WAIT UNTILL 條件表達(dá)式 D WAIT FOR 時(shí)間表達(dá)式6、下列選項(xiàng)中不屬于NEXT語(yǔ)句書(shū)寫(xiě)方式的為（D ）。A NEXT B NEXT LOOP 標(biāo)號(hào)C NEXT LOOP 標(biāo)號(hào)WHEN 條件表達(dá)式 D NEXT LOOP 標(biāo)號(hào)CASE 條件表達(dá)式 7. 下列選項(xiàng)中不屬于EXIT語(yǔ)句書(shū)寫(xiě)方式的為（ D ）。A EXIT B EXIT LOOP 標(biāo)號(hào)C EXIT LOOP 標(biāo)號(hào)WHEN 條件表達(dá)式 D EXIT LOOP 標(biāo)號(hào)CASE 條件表達(dá)式 8.下列語(yǔ)句中完全不屬于順序語(yǔ)句的是（C）A WAIT語(yǔ)句 B NEXT語(yǔ)句C ASSERT語(yǔ)句D REPORT9. 下列語(yǔ)句中不完全屬于并行語(yǔ)句的是（C）。A REPORT語(yǔ)句B BLOCK語(yǔ)句 C ASSERT語(yǔ)句D REPORT10. 以下不是并行斷言語(yǔ)句（ASSERTE）組成部分的為（D）。A ASSERT B REPORT C SEVERITY D EXIT第7章 EDA習(xí)題答案7.10.1填空1.VHDL常用的預(yù)定義屬性有 數(shù)值屬性 、 函數(shù)屬性 、 類(lèi)型屬性 、 范圍屬性 和 信號(hào)屬性 5大類(lèi)。2.VHDL的數(shù)值屬性有 數(shù)值類(lèi)型 、 數(shù)值數(shù)組 和 數(shù)值塊 3大類(lèi)。3. VHDL的函數(shù)屬性有 函數(shù)數(shù)值 、 函數(shù)數(shù)組 和 函數(shù)信號(hào) 3種。4. VHDL語(yǔ)言總共定義了 DELAYED、 STABLE 、 QUIET 和 TRANSACTION 4種信號(hào)屬性供設(shè)計(jì)者使用。5. 數(shù)據(jù)類(lèi)型屬性（Type Attributes）主要用于返回指定類(lèi)型或子類(lèi)型的基本（BASE）類(lèi)型（Type）。6.數(shù)據(jù)區(qū)間的屬性函數(shù)又稱為 范圍屬性 用于返回 有限制 的指定數(shù)組類(lèi)型的范圍。7. 延遲 是VHDL仿真中最重要的特性設(shè)置，為建立精確的 延時(shí)模型，甚至可以不使用VHDL仿真器得到更接近實(shí)際的結(jié)果。8.仿真周期包括敏感條件成立或等待條件成立、更新進(jìn)程中的信號(hào)值和執(zhí)行每一個(gè)被激活的進(jìn)程，直到被再次掛起3部分。9.VHDL系統(tǒng)的仿真延遲分為 慣性延時(shí) 和 傳輸延時(shí) 2種。7.10.2選擇1、下列屬性描述中不屬于VHDL屬性的是（B）A. 數(shù)值屬性（Value Attributes）B. 過(guò)程屬性（Process Attributes）C. 函數(shù)屬性（Function Attributes）D. 信號(hào)屬性（Signal Attributes）2、下列屬性描述中不屬于數(shù)值類(lèi)型屬性的是（C）A. Type_nameHighB. Type_nameLowC. Type_nameMiddleD. Type_nameLeft3、下列屬性描述中不屬于函數(shù)數(shù)組屬性的是（C）A. Array_nameLEFT（n）B. Array_nameHigh（n）C. Array_nameMiddle（n）D. Array_nameLow（n）4、下列屬性描述中不屬于函數(shù)信號(hào)屬性的是（C）A. Signal_nameEVENTB. Signal_nameACTIVEC. Signal_nameFIRST_EVENTD. Signal_nameLAST_ACTIVE5、下列屬性描述中不屬于信號(hào)屬性的是（D）A. 帶DELAYED（time）屬性的信號(hào)B. 帶STABLE(time)屬性的信號(hào)SIGNALC. 帶QUIET (time)屬性的信號(hào)SIGNALD. 帶TRANSITION屬性的信號(hào)SIGNAL6、下列過(guò)程不屬于仿真周期的是（C）A. 敏感條件成立或等待條件成立B. 更新進(jìn)程中的信號(hào)值C. 退出被激活的進(jìn)程D. 執(zhí)行每一個(gè)被激活的進(jìn)程，直到被再次掛起第8章 EDA習(xí)題答案8.8.1填空1.VHDL語(yǔ)言的庫(kù)可以分為 設(shè)計(jì)庫(kù) 、 工作庫(kù) 和 資源庫(kù)。2.程序包是一種使包體中的 元件 、 函數(shù) 和 類(lèi)型說(shuō)明 對(duì)其他設(shè)計(jì)單元是“可見(jiàn)”、可調(diào)用的設(shè)計(jì)單元。3.VHDL常用的程序包有 STD 、 TEXTIO、 STD_LOGIC_1164 、NUMERIC_STD和NUMERIC_BIT。4.TEXTIO程序包允許設(shè)計(jì)者讀出或?qū)懭敫袷交?格式化的文本文件、過(guò)程和函數(shù)。5.元件例化和設(shè)計(jì)實(shí)體的連接可以采用默認(rèn)連接、 默認(rèn)配置 、 配置說(shuō)明 和 元件配置 4種方式來(lái)實(shí)現(xiàn)。6.子程序有兩種類(lèi)型，即 過(guò)程 和 函數(shù) 。7. 函數(shù)重載允許設(shè)計(jì)者用同一個(gè)名字寫(xiě)多個(gè)函數(shù)，但變量數(shù)、變量的類(lèi)型和返回值可能是不同的。8. 運(yùn)算符的重載允許設(shè)計(jì)者對(duì) 不同類(lèi)型的對(duì)象 進(jìn)行相同的運(yùn)算，從而解決了這些運(yùn)算不在運(yùn)算符定義范圍之內(nèi)的問(wèn)題。8.8.2選擇1、下列庫(kù)中不屬于VHDL語(yǔ)言默認(rèn)庫(kù)的是（D）A.設(shè)計(jì)庫(kù) B.資源庫(kù) C.工作庫(kù) D.自定義庫(kù)2、下列程序包中不屬于VHDL資源庫(kù)的是（D）A. STD_LOGIC_1164B. NUMERIC_STDC. MATH_REALD.IEEE3、下列函數(shù)中不屬于TEXTIO程序包的是（C）A.READLINEB.WRITELINEC.READFILED.WIRTE4、下列選項(xiàng)中不屬于元件例化和設(shè)計(jì)實(shí)體連接方式的是（D）A.元件配置B.默認(rèn)配置C.配置說(shuō)明D.默認(rèn)說(shuō)明5、下列重載方式中不屬于VHDL語(yǔ)言的是（D）A.函數(shù)重載 B.運(yùn)算符重載C.別名D.元件重載EDA等固定名詞英文全稱（按英文順序排列）AMPP:Altera Megafuntion Partners ProgramASIC：Application Specific Integrated Circuits 專(zhuān)用集成電路BGA:Ball-Grid ArrayBSDL:The Boundary-San Description language